Nouveau wrapper P1500 incorporant une structure bist pour le test des IP et des interconnexions d'un SoC

Abstract

Cette article présente une nouvelle architecture pour le test de modules pré-conçus « Intellectual Properties » (IP) et leurs interconnexions au niveau de systèmes intégrés sur une seule puce « System-On-Chip » (SOC). Cette nouvelle architecture de test combine la norme IEEE P1500 et la technique du test intégré « Built-In Self-Test » (BIST) dans une même structure de test configurable. L’architecture de test proposée permet principalement de réduire la surface de silicium additionnelle et d’assurer avec ses différents modes de test une bonne qualité de test sans dégradation de performances. Pour valider notre approche, nous avons comparé les surfaces obtenues pour certains circuits benchmark encapsulés en utilisant la nouvelle structure de test avec celles obtenues en utilisant une structure de test conventionnelle. Nous avons obtenu une moyenne de 5,35% de réduction de surface, le gain en surface varie entre 9,87% et 0,84%.