Système électronique complexe

Permanent URI for this collectionhttps://dspace.univ-boumerdes.dz/handle/123456789/3658

Browse

Search Results

Now showing 1 - 3 of 3
  • No Thumbnail Available
    Item
    Implementation des ondelettes geometriques pour la segmentation d’images medicales
    (2016) Benfattoum, Nora; Boudjenah, Ibrahim
    L’objectif principal de ce travail est d’implémenter sous l’environnement Vivado 2015.4 sur un circuit FPGA (Field Programmable Gate Array) une ondelette géométrique pour la détection de contour. Pour cela nous avons étudié la transformée en bandelettes en se basant sur l’algorithme développé par Le Pennec et Peyré, ensuite nous avons remplacé la transformée d’ondelette utilisée dans les bandelettes par une transformée d’ondelette basée sur l’approche du lifting schème dan le but est de l’implémenter sur un circuit FPGA (ZedBoard).
  • No Thumbnail Available
    Item
    Implémentation d’un filtre orientable pour l’extraction des attributs des images cérébrales sur la carte ZedBoard
    (2016) Benmammar, Lydia; Yacef, Soumeya
    L’objectif principal de notre travail est l’implémentation sous l’environnement Xilinx ISE 14.7 sur un circuit FPGA (Field Programmable GateArray) d’un filtre gaussien orientable. Pour cela nous avons implémenté deux architectures : Gaussien 2D et Gaussien séparable, dont le but est de comparer entre ces deux architectures en termes de ressources occupées et de temps d’exécution. Une architecture du filtre orientable est appliquée au filtre séparable pour l'implémenter en utilisons un masque de 5x5
  • No Thumbnail Available
    Item
    Conception d’une architecture matérielle pour l’AES et implémentation sur circuit FPGA
    (2016) Tafiroult, Mohamed Hussein; Termeche, Hayet AZZOUZI; O (promoteur)
    Le travail présenté dans ce mémoire a pour objectifs : l’étude, la conception et l’implémentation d’un IP pour le crypto-système AES. Cet IP d’AES sera modélisé par VHDL et implémenté sur circuit FPGA de la famille Virtex-7 de XILINX en le programmant au plus bas niveau et en utilisant certaines techniques d’optimisation. Nous avons cherché à atteindre un bon compromis entre la vitesse de fonctionnement et la surface occupée par notre IP, pour cela l’architecture parallèle-série du module AES a été choisie. L’environnement de travail utilisé est XILINX ISE 13.2, où les programmes ont été simulés par l’intermédiaire de l’outil de simulation VHDL ISIM et les résultats d’implémentation de notre IP d’AES ont été comparés avec un exemple publié par le NIST et ont été satisfaisants.