Conception d’une architecture matérielle pour l’AES et implémentation sur circuit FPGA

Abstract

Le travail présenté dans ce mémoire a pour objectifs : l’étude, la conception et l’implémentation d’un IP pour le crypto-système AES. Cet IP d’AES sera modélisé par VHDL et implémenté sur circuit FPGA de la famille Virtex-7 de XILINX en le programmant au plus bas niveau et en utilisant certaines techniques d’optimisation. Nous avons cherché à atteindre un bon compromis entre la vitesse de fonctionnement et la surface occupée par notre IP, pour cela l’architecture parallèle-série du module AES a été choisie. L’environnement de travail utilisé est XILINX ISE 13.2, où les programmes ont été simulés par l’intermédiaire de l’outil de simulation VHDL ISIM et les résultats d’implémentation de notre IP d’AES ont été comparés avec un exemple publié par le NIST et ont été satisfaisants.